继台积电及力积电相继揭晓3D（先进封装手艺后），『武汉新芯日』前亦公布3D先进封装手艺3DLink，三大晶圆代工厂<的>要害“记忆体晶圆均接”纳爱普DRAM方案，<将>系统单晶片及客制化38奈米DRAM〖透过〗晶圆堆叠晶圆制程连系。晶圆代工厂希望透过3D封装手艺提高频宽，解决困扰人工智慧及高效能运算市场多年<的>范「纽曼瓶颈」。

爱普通告11〖月合并〗营收月增15.4％「达」3.21亿元，较去年削减12.5％，累计前11个月合并营收31.38亿元，约与去年同期持平，由于爱普已淡出DRAM颗粒销售，营收能维持去年水准代表转型乐成。爱普已揭晓逻辑与DRAM<的>WoW堆叠手艺，『并命名为』VHM，商业模式在收取矽智财<的>授权金及权利金，包罗提供3D堆叠客制化及相对应<的>逻辑介面IP。

现行<的>AI/HPC晶片虽然接纳2.5D《或》3D封装手艺，【将处理器及】DRAM『整合』封装在统一晶片中，【但仍是接】纳处理器与DRAM离开<的>运算架构。处理器在执行推论《或》训练 等[AI【运】算时，由于资料量过于重大，处理器就算拥有极高<的>【运】算时脉，但DRAM<的>读写速率跟不上，加上处理器及DRAM之间传输速率宽频不够大，『因』而造成处理器算力闲置，形成范「纽曼瓶颈」。

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晶圆代工厂近几年最先透过3D先进封装来解决AI/HPC运算架构中<的>范「纽曼瓶颈」难题，以台积电为例，除了行使小晶片结构，也发展出CoWoS《或》SoIC 等[3DFabric 先进封装平台[，【将处理器及】高频宽记忆体堆叠，‘同时’开发出LIPINCON<的>传输手艺，提高小晶片之间、处理器及记忆体之间<的>资料传输速率。‘同时’，台积电与记忆体厂互助投入WoW手艺开发，爱普已顺遂打进供应链。

{力积电日前}也宣布与爱{普针对}WoW手艺举行互助，发展出逻辑IC和DRAM“垂直异质”叠合制程，《并配》合研发下一代AI应用所需<的>新型DRAM架构。力积电示意透过此一手【艺突破】，“逻辑电路与”DRAM之间<的>资料传输频宽将「达」现行HBM<的>5《倍以上》。

〖武汉新芯〗日前宣布推出3DLink 先进封装平台[，锁定AI/HPC及飞时测距 等[应用市场。而武汉新芯客户公布接纳WoW制程<的>边缘运算HPC晶片，将40奈米SoC与38奈米客制化DRAM堆叠，大幅提升处理器及DRAM之间<的>资料传输频宽，要害<的>DRAM晶圆也接纳爱普方案。

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